웨이퍼 특성 검사(EDS), 패키징, TSV, 패키지 특성 검사, MOSFET구조 및 동작원리, PN접합다이오드, 단 채널 효과

1. 웨이퍼 특성 검사(EDS)

1) 검사 개요 및 수율

웨이퍼 완성 단계에서 이루어지는 EDS

조립 공정 후 패키지 된 상태에서 이루어지는 Packaging TEST(Final test)

출하되기 전 소비자의 관점에서 실시되는 품질 TEST

 

※수율이란

웨이퍼 한 장에 설계된 최대 칩의 개수와 실제 생산된 정상 칩의 개수를 백분율로 계산한 것

실제 생상된 정상 칩 수 / 설계된 최대 칩 수

> 다이 사이즈를 작게 하면 한 웨이퍼당 칩수가 증가해서 수율 증가

 

2)EDS공정

전기적 특성검사를 통해 웨이퍼 상태에서 개별 칩이 양품인지 불량품인지 선별

수선이 가능한 칩은 다시 양품으로 수리 / 그렇지 못한 칩은 표시를 통해 구별

EDS공정을 통해 웨이퍼 제조 공정 상에 문제점이나 설계의 문제점을 발견하여 피드백

 

단계

   (1) ET test & WBI

ET(electrial test) test

반도체 집적회로(IC) 동작에 필요한 개별 소자들(트렌지스터, 저항, 캐피시터, 다이오드)에 대해 전기적 직류전압, 전류특성의 파라미터를 테스트하여 작동여부를 판별하는 과정

WBI(wefer burn in) 공정

제품 초기에 발생하는 높은 불량률을 효과적으로 제거하기 위한 목적으로 웨이퍼에 일정온도의 열을 가한 다음 AC/DC 전압을 가해 제품의 약한 부분, 결함부분 들 잠재적인 불량요인을 찾아내 제품의 신뢰성을 향상

 

   (2) Pre-Laser(hot/cold)

전기적 신호를 통해 웨이퍼 상의 각각의 칩들이 정상인지 이상인 있는지를 판정하여 수건이 가능한 칩은 수선 공정에서 처리하도록 정보 저장

특정온도에 발생하는 불량을 잡아내기 위해 상온보다 높/낮은 온도에서 테스트 진행

 

   (3) Laser Repair & Post Laser

Pre laser 공정에서 수선이 가능한 칩들을 보여 Laser Beam을 이용해 수선하는 공정

수선이 끝나고 나면 Post Laser 공정을 통해 수선이 제대로 이루어졌는지 재차 검증

 

   (4) Tape Laminate & Bake Grindling

IC 카드 등 두께가 얇은 제품을 조립할 때 필요한 공정으로 웨이퍼 후면을 미세한 다이아몬드 입자로 구성된 연마 wheel로 갈아 칩의 두께를 얇게 하여 조립을 용이하게 하는데 그 목적

연마에서 발생하는 다량의 실리콘 잔여물 및 파티클로부터 웨이퍼 패턴 표면을 보호하기 위해 전면에 자외선테잎을 씌어 보호막을 형성(Tape Laminate 공정)

 

   (5)잉킹 공정

불량 칩에 특수 잉크를 찍어 육안으로 불량칩을 식별

 

2. 패키징 공정

   1)패키징 기능

집적회로는 고온, 고습, 화학약품, 진동, 충격 등 다양한 외부환경으로부터 안전하게 보호필요

패키징은 상호배선, 전력공급, 방열 그리고 집적회로 보호와 같은 역할

 

       패키징 기능

- 전력공급 : 반도체 패키징은 반도체 소자에 필요한 전력을 공급하는 기능. 저잡음/전력 접지회로 구현, 관련재료, 공정 등 패키징은 구조와 긴밀한 연관

 

- 신호연결 : 반도체 소자간의 상호연결기능

- 방열(냉각) : 소자에서 발생하는 열을 방출시키는 기능

- IC보호 : 물리적 화학적 환경 변화에 견디고 전자소자를 보호하는 기능

 

      MCP

- 박판의 기판 위에 얇은 칩을 여러개 적층시킨 구조

- 패키지 형태는 FBGA(Fine Pitch Ball Grid Array)

- 메모리 소자는 칩을 2층 쌓는 DDP, 3층 쌓는 TDP, 4층 쌓는 QDP가 사용

- 최근 소자 안에컨트롤러를 내장한 eMMC, eMCP 가 사용

 

     SIP(System in Package)

와이어 본딩과 Flip Chip 볌프의 복합기술로 칩의 수직적층과 다른 기능의 칩을 병렬로 배열하여 초경량 초소형의 반도체 기능을 확보

 

      PoP

스마트폰에서는 수직적 확장으로 3차원 패키지를 구현하기 위해 AP,베이스 밴드칩과 메모칩을 적층하는 형태 > 부품 크기를 최소화하고 신호를 빠르게 전달

 

 

      플립칩

칩을 뒤집어서기판이 다른 칩에 붙이는 기술

 

2) 반도체 패키징 공정 순서

1. 다이를 소잉하고 칩, 볼 부착

-칩을 리드 프레임에 부착 또는 PCB위에 올려 전기적 연결을 위한 볼(솔더볼) 부착

※리드 프레임

반도체 칩과 실리콘 기판 사이 전기신호를 전달하고 외부의 습기나 층격 등으로 부터 칩을 보호 및 지지해 주는 골격 역할

 

2. 금속 연결

- 칩과 리드 프레임 간 전기적 특성을 위하여 가는 금선을 사용하여 연결

 

3. 성형공정

- 열 및 습기 등의 물리적인 환경으로부터 집적회로를 보호 및 원하는 형태의 패키지로 만들기 위하여 성형

※성형 : 수지(Resin)로 구성탠 EMC(Epoxy Molding Compound)에 고온을 가해 젤 상태로 만든 후 원하는 형태의 틀에 넣어 진행

 

3. TSV공정

- TSV는 waferdhk wafer 또는 chip과 chip을 쌓고 구멍을 뚫어 관동시키는 기술

- TSV는 기존 와이어 본딩 기술과 Flip Chip CSP 기술을 대체

 

 

3차원 구조 TSV

 

4. 패키지 특성 검사(Final Test)

- 검사장비를 이용. 다양한 조건의 압력, 온도 등을 가해 불량유무 선별

순서

1) Assembly Out

- 모든 공정 과정과 시간, 수율, 담당자, 사용 프로그램 등이 기록

2)DC test&loading / burn in

3) MBT

- 제품에 열적, 전기적인 극한 조건을 가하는 과정

4)Post buring

5)Final Test

6)마킹(Marking)

 

 

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1. MOSFET 구조와 동작

1)FET(Field Effect Transistor) 개요

- 게이트 저압인가 > 전계 형성 > 전계의 세기에 의해 전류 제어

- 게이트 전압에 의해서 N과 P의 전합부에 공핍층이 발생> channel의 폭이 넓이졌다 ㅗㅂ아졌다 하면서 소스와 드레인 사이에 흐르는 전류를 제어(전압제어)

 

FET종류

- 금속 산화물 반도체 FET(MOSFET)

제어 단자가 산화물에 의해 절연 -> NMOS(N채널)와 PMOS(P채널), 채널 형성 유무에 따라 증가형과 공핍형

접합 FET : 제어단자가 PN접합으로 형성

전류는 source에서 drain으로

 

 

2) N채널 증가형 MOSFET동작

- 소스, 드레인과 기판의 PN접합은 항상 역방향 바이어스

> n채널 MOSFET의 p형 기판에는 0 또는 음의 전압을 인가 > 소스와 기판을 연결하여 그라운드 처리하거나 음전압을 걸어준다는 의미 > 채널 형성에 용이

 

- 게이트 전극에 양의 전압 인가하면 게이트 산화막 아래 채널영역에 전자들이 모여 n형 반전층 채널 형성'

>드레인에 양의 전압 인가 > 소스와 드레인 사이에 전류 흐름

 

- 채널을 형성하기 위해 필요한 최소 게이트 전압을 문턱접압(VTn>0)

 

3)MOSFET의 문턱전압

- MOS트렌지스터의 차단 혹은 전도 상 gate에 전압을 가해서 P기판에 반전층을 생성하고 energey band가 휘어지는 현상과 반전층 내에 전자가 생성되기 시작하는 전압

 

※Pinch off

drain에 가해지는 +전압(수평전계)와 gate에 가해지는 +전압(수직전계)가 만나는 부분에서 채널이 사라지는 현상

 

 

 

2. 단 채널 효과

- MOSFET의 크기를 줄임에 따른 장단점

장 : 속도증다(캐패시턴스 감소)와 원가감소(칩 사이즈 감소)의 효과

단 : 채널 길이 L<1um이하에 도달하게 되면 수직과 수평전계가 증가하여 L>1um의 long channel에서는 무시할 수 있는 Second effect가 중요하게 영향을 주게 된다.

 

- Second Order effect

DIBL(드레인 유기 장벽 감소)

surface scattering

velocity saturation

impact ionizaition

hot carrier injection

소스와 드레인 사이의 펀치스루

얇은 게이트 산화물의 항복현상

 

1) 단체널 효과의 원인

체널길이가 짧아짐에 따라 저항이 감소하여 전류가 잘 흐르는 장점도 있지만 단점도 발생

 

2)채널길이 변조현상

채널이 포화상태일 때는 전압을 높아도 전류의 흐름이 일정해야 하지만 채널길이가 짧아지게 되면 포화상태에도 드레인 전류의 기울기가 증가하는 현상이 발생 > 드레인 손상

> 채널의 핀치오프가 증가하여 드레인 근처에서 채널이 아예 없어져버리는 현상

 

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3) 드레인 유기 장벽 감소(DIBL)

채널이 짤방지면 드레인의 공핍층 폭이 증가하여 전위장벽에 영향을 준다. -> source에 전자가 공핍층을 넘어가서 drain으로 도달하는 문제 발생

 

4) 펀치스루현상

소스-드레인 공핍역역이 겹치면 전자가 이동하면서 전류가 급격하게 증가 > 게이트 전압이 전류를 조절할 수 없는 상황. 트렌지스터의 기능 상실

 

 

3. PN접합 다이오드

P형반도체와 N형 반도체를 접합한 구조

한쪽 방향으로만 동장(순방향 바이어스 on / 역방향 바이어스 off) AC->DC 정류작용

 

※PN접합

P형반도체와 N형반도체 접합

>접합부위에서 자유전자와 정공이 재결합하여 중화

>공핍층(절연영역) 형성

확산에 의해 정공이 이동한 P형은 -이온전화 전자기 이동한 N형 영역은 +전하 남는다.

 

1) PN접합 에너지밴드

공핍층의 이온에 의해 전계형성 > 확산방지

공핍층내 이온전하에 의한 PN접합의 양단의 전위차

 

<순방향 바이어스>

P쪽에 +, N쪽에 - : 공핍층이 사라지면 특정 전압을 넘어서면 전류가 흐른다.

<역방향 바이어스>

반대로 전압인가 : 공핍층이 더켜져서 전류가 흐지 않는다.